TSMCの発表した2nm Platform Technologyに関する説明と、インテルの発表において注目された3つの研究論文の紹介。GaN MOSHEMTトランジスタの動作周波数確認、2D TMD界面層の役割、TMD欠陥とデバイス性能の関係など、最新の半導体技術の動向を考察。
あと残っているのは9-3(30nm Channel-Length Enhancement-Mode GaN MOSHEMT Transistors on a 300mm GaN-on-TRSOI Engineered Substrate)、24-2(The critical role of 2D TMD interfacial layers for pFET performance)、32-3(Correlation of TMD Defects with Device Performance in Ultra-Scaled Channels: Theoretical Insights and Experimental Observations)の3つである。 9-3はタイトルにもあるように信越化学子会社の信越 半導体 製のTRSOI(Trap Rich Silicon On Insulator:RF回路向けなどに使われる特殊なウェハーで、シリコンと酸化膜の間にTrap Richと呼ばれる特殊な層を挟み込んだもの)を利用してGaN
MOSHEMTトランジスタを構成したというもので、最大532GHz動作を確認したとしているが、これはロジック向けではなくRF(Radio Frequency:無線周波数)向けのもの。 24-2はベルギーIMEC(Interuniversity Microelectronics Centre:大学際微細電子工学中央研究団)、32-3はアイルランド国立大学コーク校の中にあるTyndall National Instituteによる論文で、どちらもインテルが研究に協力したという話であってインテルそのものによる発表ではない。 よって、インテルの紹介はこの程度にして、ほかにいくつか目についたものを取り上げたい。今回はTSMC(Taiwan Semiconductor Manufacturing Company:台湾積体電路製造)が発表した'2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications'である。タイトルの通り、TSMCのN2についての説明である。 傾向的に言えばPerformanceを取るか、それともPowerとAreaを取るかというケースが多い。要するに性能を上げようとするなら電圧を高めにするとともに、トランジスタも面積の大きい高速型を使うのが適切だ。省電力/省エリアサイズなら電圧を落とすとともに、低い電圧でも動く高密度型トランジスタを使うのが適切で、あとはどの程度の性能をどの程度のエリアサイズと消費電力で欲しいか、というバーターとなる。 これに最近はコスト(最適化までにどの程度の手間をかけるか)が入ってきたPPACと言われていたのだが、加えてN2ではTime-to-Marketまで入ってきたことになる。これは設計～量産開始までの時間をどれだけスマートに短縮できるか、を意味したものである。一番下にある'Extensive technology-design co-optimization with smart design-rule scaling'がこれである
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