Intel 4 mit PowerVia: Testchip mit Meteor-Lake-E-Kernen und neuer Stromversorgung Intel semiconductor
Die Grundlage für die Entzweiung ist die exzessive Nutzung von, die Intel bekanntlich erst mit Intel 4, der eigenen 7-nm-Fertigung, großflächig einführen wird. Mittels PowerVia soll mehr Strom von der Rückseite für die auch in Zukunft weiter schrumpfenden Transistoren bereitgestellt werden. Unterm Strich bringt das mehr Leistung, vor allem im High-Performance-Bereich, erklärte Intel in einem Pressegespräch vorab.
Die Produktion der Testchips beginnt wie die normaler Chips, allerdings mit einigen Nano-Through-Silicon-Vias für die spätere Durchkontaktierung und der Stromzufuhr über die Rückseite, die so direkt an den Transistoren ankommt und nicht einmal die Metal-0-Lage erreichen muss. Die Metal-0-Lage kann dadurch am Ende sogar wieder etwas größer werden .
Fertigungsschritte: FinFET patterning + PowerVia integration with S/D contacts. BE interconnects optimized for signal routing. Carrier bond -> wafer thinning -> PowerVia reveal. BE interconnects optimized for power delivery. Ist die reguläre Oberseite dann im normalen Produktionsprozess fertig, wird obenauf ein Carrier-Wafer gesetzt und der Wafer auf der Rückseite extrem weit herunter geschliffen, sodass quasi nur Transistoren auf einer sehr dünnen Schicht übrig bleiben. Er ist jetzt jedoch so dünn, dass der Carrier-Wafer die Aufgabe der Stabilisierung übernehmen muss. Dann wird der Wafer für den nächsten Schritt gedreht, im Anschluss erfolgt die Fertigstellung der Unterseite.
Die Yield, also die Ausbeute an funktionsfähigen Chips, sieht dabei bisher extrem gut aus, betont Intel auf Nachfrage. Die Yield-Kurve, also die Entwicklung der Ausbeute über die Zeit, liege nur rund ein halbes Jahr hinter Intel 4 zurück, das allerdings ein Jahr früher erscheinen werde. Auch bei den Temperaturen wurden quasi keine Unterschiede zur regulären Intel-4-Fertigung festgestellt.
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